Prosesor RISC-V semakin mengandalkan fusi instruksi sebagai cara untuk menjembatani kesenjangan yang ditinggalkan oleh arsitektur yang tidak memiliki instruksi conditional move tradisional. Namun, sebuah masalah teknis kritis telah muncul yang dapat merusak upaya optimisasi ini, berpotensi memaksa perancang perangkat keras untuk memikirkan kembali pendekatan mereka dalam meningkatkan performa RISC-V .
Berbeda dengan keluarga instruksi csel yang powerful milik ARM yang dapat menangani operasi kondisional kompleks dalam satu instruksi, RISC-V mengandalkan ekstensi yang lebih sederhana seperti Zicond dan mengharapkan core prosesor menggunakan fusi instruksi untuk menggabungkan beberapa instruksi dasar menjadi operasi yang lebih efisien. Pendekatan ini tampak menjanjikan hingga para pengembang menemukan konflik fundamental dengan model konsistensi memori RISC-V .
Pengurutan Memori Menciptakan Hambatan Fusi
Masalah inti terletak pada bagaimana RISC-V menangani dependensi kontrol dan operasi memori. Ketika prosesor mencoba memfusikan branch kondisional dengan instruksi lain untuk menciptakan operasi bebas branch, secara tidak sengaja mengubah jaminan pengurutan memori yang diharapkan dilihat oleh core prosesor lain. Dalam model memori RISC-V , setiap instruksi branch menciptakan dependensi kontrol yang mempengaruhi semua operasi store berikutnya, bahkan ketika branch tersebut tidak benar-benar mengubah alur program.
Diskusi komunitas mengungkapkan bahwa ini bukan hanya kekhawatiran teoretis. Seperti yang dicatat oleh seorang ahli teknis, instruksi yang difusikan perlu mempertahankan properti seperti branch untuk menghindari pelanggaran model memori. Ini berarti bahwa pendekatan fusi sederhana yang digunakan dengan sukses pada prosesor x86 dan ARM mungkin tidak bekerja secara langsung pada sistem RISC-V .
Dependensi kontrol: Hubungan di mana eksekusi satu instruksi bergantung pada hasil operasi kondisional, mempengaruhi bagaimana operasi memori dapat diurutkan ulang.
Dampak Model Memori pada Fusi Instruksi
Transformasi yang Bermasalah:
- Sebelum fusi: Branch menciptakan ketergantungan kontrol yang mempengaruhi semua operasi store berikutnya
- Setelah fusi: Hanya ketergantungan data/alamat yang tersisa, jaminan pengurutan yang lebih lemah
- Hasil: Potensi pelanggaran model memori yang terlihat oleh core prosesor lain
Solusi yang Diperlukan:
- Instruksi yang difusi harus mempertahankan properti pengurutan memori seperti branch
- Operasi fence tambahan mungkin diperlukan
- Mikroarsitektur yang lebih kompleks untuk menangani persyaratan pengurutan
Ekstensi Vendor Mengisi Kesenjangan
Sementara spesifikasi resmi RISC-V berjuang dengan tantangan ini, vendor perangkat keras telah mengambil inisiatif sendiri. Perusahaan-perusahaan mengimplementasikan ekstensi conditional move mereka sendiri, termasuk xtheadcondmov dan xmipscmove, yang menyediakan fungsionalitas yang diharapkan banyak pengembang dapat ditemukan dalam arsitektur dasar.
Respons komunitas beragam, dengan beberapa pengembang mempertanyakan apakah prinsip desain RISC-V terlalu restriktif. Komitmen arsitektur untuk membatasi instruksi pada dua register sumber telah menciptakan komplikasi yang dihindari oleh arsitektur pesaing dengan mendukung operasi tiga register.
Perbandingan Ekstensi Conditional Move RISC-V
| Ekstensi | Tipe | Deskripsi |
|---|---|---|
| Zicond | Resmi | Operasi conditional zero terbatas, memerlukan beberapa instruksi |
| xtheadcondmov | Spesifik vendor | Dukungan conditional move penuh ( T-Head ) |
| xmipscmove | Spesifik vendor | Dukungan conditional move penuh (perusahaan MIPS ) |
| P extension | Resmi yang sedang berkembang | Mencakup instruksi MVM, MVMN, MERGE untuk operasi packed |
Dampak Performa pada Berbagai Jenis Core
Tantangan fusi mempengaruhi desain prosesor yang berbeda dengan cara yang bervariasi. Core RISC-V yang lebih kecil dan sederhana yang tidak mengurutkan ulang operasi memori mungkin tidak menghadapi masalah signifikan. Namun, core yang lebih besar dan kompleks yang mengandalkan teknik optimisasi canggih mendapati diri mereka membutuhkan kompleksitas perangkat keras tambahan untuk menangani persyaratan model memori.
Beberapa produsen mengeksplorasi pendekatan alternatif, seperti memisahkan unit eksekusi untuk menyediakan konfigurasi port register yang fleksibel. Ini memungkinkan core untuk menangani operasi dua register sederhana secara efisien sambil tetap mendukung operasi tiga register yang lebih kompleks ketika diperlukan, meskipun dengan biaya kompleksitas penjadwalan tambahan.
Melihat ke Depan
Komunitas RISC-V secara aktif bekerja pada solusi, dengan ekstensi yang lebih baru seperti ekstensi P (packed integer SIMD) mulai menyertakan instruksi select tiga register yang tepat. Namun, solusi-solusi ini tetap tersebar di berbagai dokumen spesifikasi dan belum diimplementasikan secara luas.
Situasi ini menyoroti tantangan yang lebih luas yang dihadapi RISC-V saat berkembang dari proyek akademis menjadi arsitektur komersial. Meskipun filosofi desain menjaga kesederhanaan memiliki manfaat, kadang-kadang menciptakan komplikasi tak terduga ketika mencoba mencapai performa yang kompetitif dengan arsitektur yang sudah mapan.
Untuk saat ini, implementer RISC-V harus dengan hati-hati menyeimbangkan keinginan untuk optimisasi performa terhadap batasan yang diberlakukan oleh model memori dan prinsip desain arsitektur. Solusi utama mungkin memerlukan pelonggaran beberapa batasan desain atau mengembangkan teknik fusi yang lebih canggih yang menangani persyaratan pengurutan memori dengan tepat.
Referensi: RISC-V Conditional Moves