Dalam perkembangan signifikan untuk memori komputasi kinerja tinggi, Taiwan Semiconductor Manufacturing Company (TSMC) telah memaparkan peta jalan untuk memori bandwidth tinggi khusus, yang menargetkan lompatan besar dalam efisiensi daya dan integrasi. Pengumuman ini, yang dibuat pada forum ekosistem Open Innovation Platform (OIP) 2025 di Amsterdam, menandakan pergeseran strategis menuju solusi memori yang lebih terspesialisasi yang dirancang bersama dengan proses logika mutakhir. Langkah ini diharapkan dapat mengatasi tuntutan yang semakin besar dari akselerator AI dan pusat data, di mana bandwidth memori dan konsumsi daya menjadi hambatan kritis.
Kedatangan HBM4E Kustom
TSMC telah mengonfirmasi bahwa era High-Bandwidth Memory (HBM) kustom secara resmi akan dimulai dengan generasi HBM4E, dengan perusahaan merujuk implementasinya sebagai C-HBM4E (Custom-HBM4E). Perspektif ini sejalan dengan pemimpin industri seperti Chief Business Officer Micron, Sumit Sadana, yang mengindikasikan konsensus tentang waktu untuk evolusi arsitektural ini. Kustomisasi ini memungkinkan integrasi yang lebih erat antara tumpukan memori dan logika komputasi, melampaui antarmuka standar dari generasi HBM sebelumnya. Pendekatan codesain ini sangat penting untuk beban kerja AI dan HPC generasi berikutnya yang membutuhkan throughput data yang belum pernah terjadi sebelumnya.
Evolusi Teknologi Base Die HBM TSMC
| Generasi HBM | Node Proses Base Die | Fitur Utama |
|---|---|---|
| HBM4 | N12FFC+, N5 | Base die yang distandardisasi |
| C-HBM4E | N3P | Integrated Memory Controller (MC) |
Proses N3P: Mesin untuk Efisiensi
Inti dari strategi C-HBM4E TSMC adalah penggunaan proses manufaktur semikonduktor mutakhir N3P (3nm enhanced performance) untuk die dasar memorinya. Ini menandai peningkatan substansial dari era HBM4, di mana TSMC menawarkan die dasar yang dibangun pada proses N12FFC+ dan N5. Dengan memanfaatkan node N3P, TSMC mengklaim dapat mengintegrasikan pengontrol memori (MC) langsung ke dalam die dasar. Integrasi ini merupakan inovasi kunci, karena menghemat ruang berharga pada chip komputasi utama (seperti GPU atau ASIC) dan mengurangi panjang jalur sinyal, yang pada gilirannya meningkatkan kinerja dan karakteristik daya.
Proyeksi Kinerja dan Daya
Pergeseran ke die dasar N3P dengan pengontrol memori terintegrasi membawa manfaat yang nyata. TSMC memproyeksikan bahwa solusi C-HBM4E-nya akan memberikan efisiensi daya sekitar dua kali lipat dibandingkan dengan die dasar yang digunakan dalam standar HBM3E saat ini. Peningkatan dramatis ini sangat penting untuk lingkungan pusat data yang dibatasi daya. Lebih lanjut, TSMC berencana untuk menurunkan tegangan operasi (Vdd) dari C-HBM4E menjadi hanya 0,75V, penurunan dari tegangan yang sudah rendah dari HBM4. Kombinasi dari proses manufaktur yang lebih maju dan tegangan operasi yang lebih rendah ini secara langsung diterjemahkan ke dalam konsumsi energi yang lebih rendah untuk tugas komputasi yang sama, sebuah metrik kritis untuk pelatihan dan inferensi model AI skala besar.
Proyeksi Kinerja C-HBM4E
- Efisiensi Daya: Peningkatan ~2x lipat dibandingkan die dasar HBM3E.
- Tegangan Operasi (Vdd): 0,75V, lebih rendah dari HBM4.
Implikasi untuk Masa Depan Komputasi
Pengembangan C-HBM4E mewakili konvergensi yang lebih dalam dari teknologi logika dan memori, sebuah tren yang sering digambarkan sebagai "more than Moore." Bagi arsitek sistem, ini berarti kemampuan untuk merancang chip yang lebih kompak dan kuat tanpa dibatasi oleh antarmuka memori yang siap pakai. Keuntungan kinerja dan penghematan daya yang digariskan oleh TSMC kemungkinan akan mempercepat adopsi HBM dalam rentang aplikasi yang lebih luas, dari AI perusahaan hingga simulasi ilmiah. Seiring industri bersiap untuk HBM4 dan varian E berikutnya, pengumuman TSMC memposisikannya sebagai enabler kunci untuk gelombang inovasi komputasi berikutnya, di mana memori bukan lagi komponen periferal tetapi bagian yang dioptimalkan bersama dari system-on-chip.